COE概要

COE拠点リーダ 岩 田 穆
　広島大学大学院先端物質科学研究科、 ナノデバイス・システム研究センター

PDF[1.1MB]

　ダイジェスト文+PDFリンク
21世紀COEプログラムによる「テラヒ?ット情報ナノエレクトロニクス」の拠点形成の背景, 拠点のねらい,拠点の形成方法と実績,教育・人材育成の成果などについて概要を述べる。研究については、グループ間協力による領域融合と新概念の基盤技術を構築した。教育については,半導体集積科学 専攻の設立とそのカリキュラムの特徴、博士研究者の輩出実績について述べる。さらに、将来の方向付けとして、これら成果をバイオ技術と融合させた半導体・バイオ融合領域の研究への発展についても述べる。

PDF[2.6MB]

あらまし
21世紀COEプログラムによる「テラビット情報ナノエレクトロニクス」拠点の研究成果の概要を述べる。2種類の無線インタコネクション技術とそれらを用いた三次元集積の基盤技術を開発した。
HiSIMデバイスモデルを開発し、国際標準化活動を継続している、新構造デバイスと微細化基盤技術、光インタコネクション基盤技術、量子ドッド浮遊ゲートデバイス技術の基盤技術を構築した。また、世界の大学の重要国際会議への発表件数による研究成果のベンチマークについて述べる。

1.COEの研究目標
COEの研究目標を図1に示す。テラビット情報処理は、情報処理能力と情報転送能力ともにテラビットの性能(Tops、Tbps)を持つものと定義している。処理能力実現のためにマルチチップが必要であり、複数のチップ間のインタコネクト技術が鍵となる。新しい無線技術によるインタコネクションを開発し、三次元集積に導入する。この三次元集積を用いて人間より高速なオブジェクト認識システムを実現する基盤技術を構築する。テラビット性能の高速・高周波回路設計のためにHiSIMモデルを開発、適用する。テラビット性能の高速・高周波動作を実現するために、新構造のデバイス・微細化技術を研究開発する。図2 に目標達成のための年次研究・開発スケジュールを示す。 無線ンタコネクトと基盤回路技術の実証のためのプロトタイプの試作には既存のCMOS技術を用いて進める。テラビット性能の実現のためのデバイス・プロセス技術は要素技術、基盤技術として進め、将来の実用レベルでの性能予測を行う。

2.研究成果-1 無線インタコネクトと三次元集積
2種の無線インタコネクト技術、1オンチップアンテナによる電磁波結合によるGWI(Global Wireless Interconnection)、2インダクタ間の磁気結合によるLWI(Local Wireless Interconnection)を提案し、この 両者を併用したアーキテクチャを提案した。

2.1 GWI (吉川グループ)
オンチップアンテナを用いて、20GHz帯域のパルス電磁波のSi基板を通した伝搬特性を実測した。図3に示すように、信号減衰率のSi 基板抵抗率依存性 は- 4.9dB/mm (ρ= 10 Ω?cm )、- 0.4dB/mm (ρ= 2.29 kΩ?cm )であり、基板の高抵抗化により、減衰量が減ることが分かった。[1] UWB通信のためのガウシアンモノサイクルパルス波形が正確に伝送できることも確認した。[2]

0.18umCMOS技術を用いて、UWBの送受信回路 を設計、試作した。送信回路のブロック図を図4に示 す。

2.2 LWI(岩田グループ)
LWIは図5に示すように、オンチップインダクタの 磁気結合でパルス情報を送る方式であり、多数のインダクタを用いて、並列に情報を通信できる。0.18umCMOS技術でテストチップを試作した。オンチップインダクタと送受信回路のチップレイアウトを図6 に示す。[4] 送受信のパルス波形を図7に示す。実験により、LWIでは100umx100umの面積で、1Gbpsのデータレートが1mWの消費電力で実現されている。ビット誤り率も10-12以下であること確認した。インダクタの位置ずれは図8に示すように、サイズの40%程度 許容されることがわかった。

2.3 三次元集積(岩田、吉川グループ)

• チップ間の位置合わせ精度が低くてよい。
• チップ間情報通信速度を向上できる。
• 異種材料の集積化も容易にでき、
• デジタル・アナログ・センサー機能を集積できる
• 良品チップ選択(Known Good Die: KDGが容易。
• 放熱機能をチップ簡易組み込みやすい。

2. 研究成果-2 デバイスモデリング技術(三浦グル ープ)
MOSトランジスタの回路モデルは、高速スイッチング動作、低電力動作、高周波アナログ回路、高精度アナログ回路を設計するのに不可欠である。現在、BiSIMモデルが世界標準になっているが、400個以上の多数のパラメータを使って、物理現象を数学的に近似している。デバイスの極限的な微細化に向けて、BiSIMでは物理原理から離れる傾向にあり、精度 が不十分、計算の収束性が悪い、パラメータフィッティングが難しいという問題を持っている。そこで、三浦教授は新しいモデルHiSIM (Hiroshima University STARC IGFET Model)を開発した。これは拡散やドリフトなどの物理現象にもとづく表面ポテンシャルを用いて、精密な解を求めてモデル化することを特徴としている。[6]

標準化活動
2005年に広島大学にHiSIM研究センターを作って、STARCを始めとする産業界と協力して、HiSIMの世界標準化活動を展開した。論理回路を対象とするCMCでの投票で、基本MOSデバイスのモデルでは僅差で2位となったが、技術的な優位性が実証されつつあるのでそれを一層伸ばし、アナログ回路や高周波回路への応用、SOI デバイス用モデルの標準化に向けた活動を続けている。[7] 10GHz帯での高速動作における時間軸の精度向上、歪み、雑音などのRF帯アナログ特性の向上を達成した。図15にHiSIMモデルの精度を示す。ラテラルPin型光検出器のモデル(HiSIM-PD)を 開発した。時間応答特性の高精度を確認し、また、回路シミュレータインタフェースも開発し、光電融合シ ステムのシミュレーションを可能にした。[8]

チップ内テラビット処理(~1Tbit/sec)による画像処 理の研究・開発を行った。その目標を図17に示す。内容は以下の通りである。

• リアルタイム画像分割アーキテクチャを開発した。
• 全並列最小距離検索連想メモリによるオブジェクトマッチング処理技術を開発した。
• 連想検索ベース複数物体追跡アーキテクチャを開発した。その概略を図18に示す。その特徴は
• 画像分割により静止体、動体を同時に抽出可能
• 剛体のみでなく、非剛体、物体が重なる場合(オク ルージョン)も追跡が可能
• 同時に複数の物体のリアルタイム追跡が可能
• 物体特徴量と最小距離検索を用いているため、画像認識への応用が可能である。

• ユークリッド距離検索機能を有する連想メモリを開 発した。[10]

3.2 アナログ回路低雑音の増幅器、AD変換器、高 周波のRF回路などの要素回路 (岩田グループ)
低雑音動作CMOS低雑音アンプの設計技術の研究グランデッドスイッチによるチョッパ回路、オートゼロ回路の考案により1V電源動作・50nV低雑音特性、 を実現した。低雑音動作チョッパアンプの回路を、図21に、出力スペクトラム実測値を図22に示す。[11]

3.3 インダクタ負荷、インダクタ結合の定在波発振器 を用いた高性能のクロック発生・分配システム(佐々 木グループ)
オンチップの伝送線路を用いた定在波発振器でメッシュ構成を作ると、位相のそろった10GHz以上の高 周波クロックをチップ全面で得られるが、線路長が周 波数によって制約される。そこで、インダクタ負荷で、 メッシュの距離と発振周波数を独立にする構成を考案した。[12]インダクタ負荷定在波とインダクタンス負荷、結合定在波発振器、さらに、伝送線路の終端インダクタを結合させて2次元メッシュ型発振器を図23、 24に示す構成を考案した。0.18umCMOS 技術で12GHz動作のテストチップを設計・試作し、電源電圧0.9V、消費電力80mWで、発振周波数11.5GHz、振幅0.6V発振振を得た。ピーク・ピークジッタ4.7psの高性能を得た。[13]

3.4 脳型処理のアルゴリズムの研究
高度認識・学習機能の要素技術として、図25に示 すマルチオブジェクト認識アルゴリズムを開発した。主成分分析による情報圧縮、固有顔データによるマルチオブジェクト対応を可能にした。各処理ブロックを体系化し、それぞれをチップ化することにより、三次元集積で実現することを可能にした。

4.研究成果-4 新構造デバイス・微細化基盤技術
デバイス・プロセス技術の研究内容を図26に示す。 また、新構造デバイス・微細化研究テーマの位置づ けを図27に示す。

4.1微細化デバイス基盤技術(芝原グループ) (1) 部分溶融レーザアニール(PMLA)法の提案
極浅低抵抗接合形成に適した新しいレーザアニール法、部分溶融レーザアニール法(Partial Melt Laser Anneal) を提案した。低温固相成長を組み合わせることで、Siの極く浅い表面付近のみを溶融させることが特徴である。図28に概念を、図29に他の研究とのベンチマークを示す。接合深さ10nmで 700Ωcmの低シート抵抗を実現できた。[14]

(2) Moゲート仕事関数変調
Mo上に堆積させたTiNからNを固相拡散させMoの仕事関数変調させる手法を初めてデバイスに適用 し、仕事関数変調が界面にパイルアップしたNによる ことを明らかにした。電気陰性度差に基づく双極子形成モデルを提案した。しかし、Nのパイルアップがデ バイス製作時の熱処理中に減少する問題を発見し、それを解決するためのプロセス・デバイス構造を提案 した。[15]

(3) 新しいメタルゲート材料Pd2Si の研究
次世代のMOSデバイスへの採用が期待されてい るフルシリサイドゲート構造(現在のポリシコンをシリサ イドで置き換える構造)のための新しい材料を研究した。Pd2Si は従来のNiSi に比べ、低温で形成可能であり、且つ低ストレスという特長を有す。 良質のPd2Si膜を得るためには、シリサイド化時のSiの拡散を抑えることが重要であることを解明した。 不純物導入による従来のNiSiと同程度の仕事関 数変調が可能であることを実証した。[16]

4.2 High-k 絶縁膜形成および信頼性評価 (中島グ ループ)

• 将来の微細化DRAMのためのSi-nitride/SiO2スタックゲート絶縁膜
• 微細MOSにおける、SiONゲート絶縁膜の信頼性

4.3三次元ビームチャネルトランジスタ(角南グルー プ)
ビーム型チャネルにより小面積の電力制御デバイスの実現、トライゲート構造による特性向上、バラツキ制御などを目的にBCTの構造、製造プロセス、特性を研究した。基本構造を図33に示す。試作したトライゲートBCTのSEM写真を図34に示す。BCT用プロセス技術として1アスペクト比50以上のビーム形成(シリコン110方位)、2選択的酸化膜コーティング技術、3高いビームに均一の不純物ドープするたえの予備プラズマドーイング技術、4高いビームに対するソース、ドレイン形成のためのNiシリサイド形成技術を確立した。[19] 試作BCTの実測特性を図35に示す。独立ゲートにより実現される三つの動作モードを確認できた。

5.研究成果-5 光電融合デバイス (横山グループ)
三次元集積のための情報転送手段として、無線方式と融合することを目指して、光インタコネクションについても研究した。その概念図を図36に示す。外部光を分配して、リングレゾネータによる光スイッチ、Si3N4光導波路、光検出器により、光インタコネクションの集積化を実現する。[20] リングレゾネータの解析により、超高速スイッチングの可能性を明らかにした。図37に示すように、マッハツェンダー干渉計による変調器の集積化と動作に初めて成功した。[21] また、図38に示すように電気光学効果材料および磁気効果材料を用いたリング変調器の集積化に成功した。

6.研究成果-6量子ドットを有する浮遊ゲート機能デバイス(宮崎グループ)
浮遊ゲート部に導入した多層量子ドットにおける電子注入・保持・放出特性を評価し、準安定帯電状態の観測と帯電状態遷移時の電子挙動の解明によって、多値不揮発メモリへの応用の基礎技術を確立した。

• シリコン系量子ドットのサイズ・密度制御技術および多重積層技術を確立した。
• AFMケルビンプローブによるドットの電子状態の観測技術を確立した。[22]
• 光応答による電子状態変化とスイッチ・メモリ動作を測定し、光入力デバイスの可能性を示した。
• 多層量子ドット浮遊ゲートMOSトランジスタの電流ー電圧特性(室温）において、電子注入・放出に伴うしきい値電圧シフトを図39に示すように測定し、多値メモリに適用できる可性を示した。
• 電子注入および放出に伴う過渡電流−電圧特性を評価し、図40に示すように準安定帯電状態の存在を明らかにした。[23、24]

7.重要国際会議発表ランキング
ISSCC、IEDM、VLSI サーキットシンポジウム、VLSIテクノロジーシンジウムにおける発表件数の大学ランキングを表2~5 に示す。COE 実施期間の2003-2007年において、ISSCC:世界で25位、日本で3位、IEDM:世界14位、日本で3位、VLSIサーキット世界7位、日本で2位、VLSI テクノロジ:世界7位、日本で2 位である。これ以外の会議を含めた回路・システムからデバイス・プロセスまでをカバーした総合的評価によると世界で6位、日本で2位である。

8.まとめ
21世紀COE「テラビット情報ナノエレクトロニクス」の研究成果の概要を述べた。2種類の無線インタコネクション技術とそれらを用いた三次元集積の基盤技術を開発した。HiSIMデバイスモデルの開発と国際標準化活動を継続している、新構造デバイスと微細化基盤技術の開発、光インタコネクション基盤技術、量子ドッド浮遊ゲートデバイスの基盤技術を構築した。

文 献
[1] T. Kikkawa, et. al., Electron Device Letters., IEEE,Vol. 26, Issue 10, pp. 767 - 769, 2005.
[2] K. Kimoto and T. Kikkawa, J. J. of Applied Physics Vol. 44, No. 4B, 2005, pp.2756-2760
[3] P. K. Saha, N. Sasaki and T. Kikkawa, Symp. on VLSI Circuits, pp. 252-253, 2005.
[4] M. Sasaki and A. Iwata, , IEEE 2005 Symp. on VLSI Circuits, pp. 348-351, 2005.
[5] A. Iwata, et. al., ISSCC Digest of Technical Papers, pp. 262-263, Feb 6-10, 2005
[6] M. Miura-Mattausch, et. al., Modeling and Simulation of Microsystems 05, pp.69-74, 2005.
[7] Compact Model Council URL, http://www.eigroup.org/cmc/
[8] T. Ezaki, M. Miura-Mattausch, K. Konno, et al., Tech. Digest IEDM, pp. 184-187, 2006.
[9]T. Morimoto, H. Adachi, K. Yamaoka, K. Awane, T. Koide, and H.J. Mattausch, 2006 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS2006), pp. 946ﾐ949, 2006.
[10] Md. A. Abedin, Y. Tanaka, A. Ahmadi, T.Koide and H. J. Mattausch, Proc. of the IEEE Asia Pacific Conference on Circuits and Systems, pp.1311-1314, 2006.
[11] T. Yoshida, Y. Masui, T. Mashimo, M. Sasaki, and A. Iwata, Symp. on VLSI circuits, pp.118-121, 2005.
[12] M. Sasaki, M. Shiozaki, A. Mori, A. Iwata and H.Ikeda, Symp.on VLSI Circuits, pp. 124-125, 2006.
[13] M, Sasaki, M. Shiozaki, A. Mori, A. Iwata and H.Ikeda, ISSCC Digest of Technical Papers, pp.180-181, 2007
[14] K. Shibahara, Ext. Abst. IWJT, pp. 53-54. 2005, Invited. Shallow J
[15] K. Shibahara, et. al., IEEE Trans. Electron Devices, 53, pp.1059-1064, 2006. Shallow
[16] K. Shibahara, Proc. Int. Symp.on VLSI Tech., Sys. and Applications., pp. 50-51. 2006,
[17] Shiyang Zhu, Anri Nakajima, Takuo Ohashi, and Hideharu Miyake, IEEE ElectronDevice Lett. Vol. 26, No. 9, pp. 658-660, Sept. 2005.
[18] A.Nakajima, T. Ohashi, S. Zhu, S.Yokoyama, S. Michimata, and H. Miyake, IEEE Electron Device. Lett. Vol. 26, No. 8, pp.538-540, 2005.
[19] K. Okuyama, Yoshikawa, and H. Sunami, Ext. abs. SSDM, pp.506-507, 2006.
[20] Y. Tanushi, S. Yokoyama, et al., Jpn. J. Appl. Phys. 45, No. 4B, p. 3493, 2006.
[21] M. Suzuki, S. Yokoyama, et al., Ext. Abst. SSDM, p.48,2006.
[22] K. Takeuchi, H. Murakami and S. Miyazaki, Proc. of ECS Int. Semicond. Tech. Conf. (2003) p. 1.
[23] S. Miyazaki, et al., ECS Trans., 2 (1), p.157, 2006, Invited.
[24 ]S. Miyazaki, Proc. of Optic East 2005 : Sensors and Applications, Vols. 6002, 21 (Invited).

PDF[16KB]

総　額 直接費 間接費 H14年度 130,000,000 130,000,000 0 H15年度 128,000,000 128,000,000 0 H16年度 128,000,000 128,000,000 0 H17年度 128,700,000 117,000,000 11,700,000 H18年度 118,932,000 108,120,000 10,812,000 合　　計 633,632,000 611,120,000 22,512,000